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  中国搜课网课件 教案 试题 论文 图书 中考 高考 新课标 中国搜课网 提供中小学全科课件、教案、论文、中高考试题、新课标资源、电子图书搜索与下载服务。 基于VerilogHDL 设计的自动数据采集系统 摘要:介绍了一种采用硬件控制的自动数据采集系统的设计方法,包括数字系统自顶向下的 设计思路、VerilogHDL 对系统硬件的描述和状态机的设计以及MAX+PLUSII 开发软件的仿 真。设计结果表明:该采集系统具有很高的实用价值,极大地提高了系统的信号处理能力。 关键词:可编程逻辑器件VerilogHDLFIFOFSM 随着数字时代的到来,数字技术的应用已经渗透到了人类生活的各个方面。数字系统的发展 在很大程度上得益于器件和集成技术的发展,著名的摩尔定律(MooresLaw)的预言也在集 成电路的发展过程中被印证了,数字系统的设计理念和设计方法在这过程中发生了深刻的变 化。从电子CAD、电子CAE 到电子设计自动化(EDA),随着设计复杂程度的不断增加, 设计的自动化程度越来越高。目前,EDA 技术作为电子设计的通用平台,逐渐向支持系统 级的设计发展;数字系统的设计也从图形设计方案向硬件描述语言设计方案发展。可编程器 件在数字系统设计领域得到广泛应用,不仅缩短了系统开发周期,而且利用器件的现场可编 程特性,可根据应用的要求对器件进行动态配置或编程,简单易行地完成功能的添加和修改。 在现代工业的发展中,实时测控系统得到广泛应用,这就对高速数字信号处理系统提出了更 高的要求。因为要涉及大量的设计,为了提高运算速度,应用了大量 DSP 器件。数字采集 系统是整个系统的核心部分之一,传统方法是应用 MCU DSP通过软件控制数据采集的 模/数转换,这样必将频繁中断系统的运行从而减弱系统的数据运算,数据采集的速度也将 受到限制。因此,DSP+CPLD 的方案被认为是数字信号处理系统的最优方案之一,由硬件 控制模/数转换和数据存储,从而最大限度地提高系统的信号采集和处理能力。 系统总体方案数据采集系统是基于DSP 的信号处理系统中的一部分。框图如图 所示。该数字信号处理系统用于随机共振理论在弱信号检测中的应用研究中。整个系统由信号放大、信号滤波、信 号采样、高速数字信号处理、与主计算机的高速数据传输接口等部分组成。其中,信号放大 是对输入信号进行调理以满足采样的要求;信号滤波是防止信号产生“混叠现象”;信号采 样是完成模拟信号的数字化;高速数字信号处理是在建立随机共振模型的基础上完成各种算 法;与主计算机的高速数据传输接口是满足信号检测的实时性,将 DSP 处理的数据传给计 算机以进行进一步的处理。 基于VerilogHDL 设计的自动状态机由硬件控制A/D 转换以及自动向FIFO 中存储数据,采 样频率由 DSP 系统输出时钟确定,当采样数据达到一帧时,FIFO DSP申请中断,DSP 系统启动DMA 完成数据读取。这期间数据采集不中断,从而实现连续的实时数据采集和实 时数据处理。数据采集系统由 芯片MAX196、逻辑控制芯片 EPM7128、FIFO 芯片 CY7C425 组成。控制逻辑用VerilogHDL 语言描述,并进行了仿零点和实际验证。 硬件电路设计2.1A/D 转换芯片 系统A/D 转换由MAX196 芯片实现。MAX196 的特点为: 12 转换精度,1/2LSB线V 电源供电; 软件选择模拟量输入范围,分别为:10V、5V、0~5V、0~10V; 模拟量输入通道;中国搜课网 课件 教案 试题 论文 图书 中考 高考 新课标 中国搜课网 提供中小学全科课件、教案、论文、中高考试题、新课标资源、电子图书搜索与下载服务。 转换时间,100ksps采样速率; 内部或外部采样控制; 内部或外部时钟控制转换。 在MAX196 的控制字中: A2A1A0 为通道选择字:000~101 分别代表通过0~5; BIP、RNG 为输入范围和极性选择; ACQMOD:采样控制模式,0 为内部控制采样,1 为外部控制采样; PD1、PD0 为时钟与省电模式选择。 内部转换模式时序如图2 所示。当向MAX196 写入包含通道选择、量程选择、极性选择 的控制字时,完成 转换的初始化。控制字的ACQMOD 位用来选择内部转换模式和外 部转换模式,当写入ACQMOD 的控制字时,将启动内部转换模式,这里采用内部采样模式,一次转换需要 12 个时钟周期,转换周期由芯片内部时钟确定。写入一个写脉冲 (WR+CS)可以启动一次转换。当在A/D 转换期间写入新的控制字时,将中止转换并启动 一次新的采样周期。A/D 转换结束,输出低电平信号INT 有效,信号RD 读取A/D 转换结 果并复位INT 信号,完整的一个转换周期结束。 2.2 数据缓存器 系统采集的数据常常放在数据缓存器中。数据缓存区要求既要有与 芯片的接口,又要有与系统DSP 的接口以提高数据吞吐率,因此常选用双口 RAM 或FIFO。由于FIFO 不需 要地址寻址,为了简化控制信号,本模块采用 FIFO 芯片CY7C425 作为数据缓存区。FIFO 存储器允许数据写入和读出不依赖于数据速率,并且总是以写入的顺序读出。根据 Full Empty标志来判断存储器全满或空。FIFO 芯片可以进行数据宽度和存储深度的扩展而不会 增加额外的时间延迟。当写信号(W)为低电平时发和写操作,当读信号(R)为低电平时 发生读操作。A/D 转换的结果通过写操作不断存入FIFO 中,当FIFO 满时,Full 标志有效, 向系统申请中断,DSP 响应中断,立即启动 DMA FIFO中的数据,当读到空时,Empty 标志有效,DSP 停止读入操作。采用两片 CY7C425 扩展为 18 1024字的高速异步 FIFO 存储器,数据处理速度达到50MHz,可以实现数据的高速写入和高速读出。FIFO 异步读写 时序见图3。 2.3 状态机模块 状态机(FSM)完成自动A/D 转换和数据存储,控制芯片是EPM7128SQC100。该状态机由 系统时钟驱动,产生RD、WR、INT 信号,状态机能连续运行,不断地写命令字以启动A/D 转换,然后读出A/D 的转换结果并同时写入FIFO。时序图见图4。 复位时,产生写脉冲WR,芯片MAX196 在WR 的上升沿锁存外部输入的命令控制字,开 转换。当A/D转换结束时,芯片INT 变为低电平,在下一个时钟的上升沿,RD 为低电平,数据总线上输出数据。当RD信号低电平有效时,INT 信号变为高电平,下一个 时钟的上升沿,RD 信号变为高电平,在RD 的上升沿数据被锁存进FIFO。RD 信号回到高 电平后,WR 信号变为低电平,于是又开始下一次转换。 系统的VerilogHDL描述 电子系统设计中一般遵循自上而下的设计思路,对系统进行设计、描述与仿真。考虑到模块 的通用性和可移植性,常常使用HDL 语言来描述数字系统,如VerilogHDL、VHDL、AHDL 语言等。其中VerilogHDL 语言具有结构清晰、文法简明、功能强大、高速模拟和多库支持 等优点,被近90%的半导体公司使用,成为一种强大的设计工具。 3.1 用VerilogHDL 语言描述MAX196 中国搜课网 课件 教案 试题 论文 图书 中考 高考 新课标 中国搜课网 提供中小学全科课件、教案、论文、中高考试题、新课标资源、电子图书搜索与下载服务。 用VerilogHDL 程序描述MAX196 模块,可以把模块用于采集系统的仿真,以验证状态机设 计的正确性。该模块主要有三个输入信号和一个输出信号,与芯片的控制信号是一致的。程 序说明如下: moduleadc(reset,rd_adc,wr_adc,int_adc); inputreset,rd_adc,wr_adc; outputint_adc; regint_adc; always@(posedgewr_adcornegedgerd_adcornegedgereset) begin if(!reset)int_adc=1; elseif(rd_adc==0)beginint_adc=1;end elsebegin#10int_adc=0;end end endmodule 3.2 用VerilogHDL 语言描述自动状态机 自动状态机有三个输入信号和两个输出信号,输入信号中 clk DSP系统输出以控制采样 速度,reset 信号复位自动状态机,int_adc 芯片转换结束的响应信号;输出信号rd_adc、wr_adc 控制A/D 芯片的转换开始和数据的读出,以及控制FIFO 将数据写入FIFO。程序说 明如下: modulefsm(int_adc,clk,reset,rd_adc,wr_adc); outputrd_adc,wr_adc; inputint_adc,clk,reset; regrd_adc,wr_adc; reg[1:0]present; parameterreset_ad=2h0,start_ad=2h1,wait_ad=2h2,read_ad=2h3; always@(posedgeclkornegedgereset) if(reset)beginpresent=reset_ad;rd_adc=1;wr_adc=0;end else begin case(present) reset_ad:if(rd_adc) beginpresent=start_ad;wr_adc=1;end start_ad:if(int_adc) beginpresent=wait_ad:rd_adc=0;end wait_ad:if(rd_adc) beginpresent=read_ad;wr_adc=0;end read_ad:if(int_adc) beginpresent=reset_ad:rd_adc=1;end endcase end endmodule 3.3 数据采集系统 MAX196 模块和状态机模块组成高层模块——自动采样系统,通过模块实例的调用和端口 中国搜课网 课件 教案 试题 论文 图书 中考 高考 新课标 中国搜课网 提供中小学全科课件、教案、论文、中高考试题、新课标资源、电子图书搜索与下载服务。 映射语句实现模块的组合。特别设定输出信号 int_adc,可使仿真波形看得更加清楚。程序说 明如下: Modulesimuadc(clk,reset,rd_adc,wr_adc,int_adc);//系统模块 Outputrd_adc,wr_adc,int_adc; Inputclk,reset; Regrd_adc,wr_adc,int_adc; Adcadcmax196(reset,rd_adc,wr_adc,int_adc);//A/D 芯片模块 Fsmfsmasp(int_adc,clk,reset,rd_adc,wr_adc);//状态机模块 endmodule 3.4 仿真图形 为采集系统的时序仿真图。CLK是系统外部时钟,用于控制采样频率;RESET 接外部 复位信号,可以控制采样的起始时刻;MAX196 WR_ADC、RD_ADC、INT_ADC分别 与逻辑芯片 EPM7128 的控制引脚相连接。仿真图表明,复位后,只要有 CLK 时钟输出, 转换将连续进行,转换数据依次存入FIFO,当FIFO 满时,向DSP 发出断请求,DSP 及时响应并启动 DMA 高速读入 FIFO 中的值,由于DSP 读入的速度足够快,因此 换并不需要停顿,从而实现实时采样和实时处理。本文提出的自动采集系统采用 CPLD 芯片,用硬件描述语言设计自动状态机,实现硬件控 制数据采集和存储。目前采集系统应用于DSP 应用板卡上,免去了DSP 监控A/D 芯片的时 间,使信号处理系统能高效地完成复杂的随机共振系统的研究。实际应用证明该采集系统工 作非常稳定,若采用更高数据转换速度的 芯片、频率更高的系统时钟,可以进一步提高系统的数据采集速度。《基于VerilogHDL 设计的自动数据采集系统》一文由中国搜课网搜 集整理,版权归作者所有,转载请注明出处!

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  其设计、生产良品率优势都强于大立光,订单供货量占据80%,之前有消息称,苹果会放弃iPhoneXR,但是现在来看,这应该不太可能发生,郭明錤给出的报告显示,iPhoneXR升级版的相机镜头也要升级,从原来的后置单摄升级至后置双摄,而据说方案跟现在iPhoneXS系列一样,即没有超广角镜头,依然是双1200万像素(长焦广角),从产业链的预测看,今年苹果可能前期在三款新iPhone的下单量是3100万部(6.5英寸iPhoneXSMax)、2000万部(5.8英寸iPhoneXS)和3400万部(6.1英寸iPhoneXR),另外,郭明錤还表示,苹果将为新机使用新的黑色涂层,这样可以让刘海屏显得更隐蔽、不突兀。

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  董倩:张先生您看,我们现在面临着一个什么局面,因为全世界的很大程度的稀土是要从中国进口的,中国是出口稀土的这样的一个方面。那么现在我们如果说是要反制人家对我们的制裁的话,我们用什么方式去出口,我们的出口还能反制。北京赛车直播网址

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  数字信号处理是以众多学科为理论基础的,它所涉及的范围极其广泛。例如,在数学领域,微积分、概率统计、随机过程、数值分析等都是数字信号处理的基本工具,与网络理论、信号与系统、控制论、通信理论、故障诊断等也密切相关。近来新兴的一些学科,如人工智能、模式识别、神经网络等,都与数字信号处理密不可分。可以说,数字信号处理是把许多经典的理论体系作为自己的理论基础,同时又使自己成为一系列新兴学科的理论基础。

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  因为我们的轨迹线是黑色的而两侧是白色的,左侧的传感器控制右电机,而右侧的传感器控制左电机。假设机器人的纵轴中线向左偏离黑色轨道线时,其中右侧传感器的光电管探测到轨迹线反射回来,是该传感器输出为高电平,而左侧传感器仍保持原状态,输出为低电平。通过与程序中的数值比较(见表1.1),此刻应该反馈的结果是左侧电机正转,右侧电机反转,使得车身相反方向转动(角度可以通过程序控制,且转角度越小,行进过程中越精确,时间停顿越小),这样偏离的方向可以修正。在矫正路径中,两只电机不断交替工作,是机器人实际上是紧靠着轨迹线向前方进行“之”字形运行的。我们的机器人上的第三只传感器作为冲线装置使用,它的优先级比另外两个要高,当其反馈一个高电平以后,其余两个传感器的反馈信号直接屏蔽,机器人直线运行冲出终点线。

  TMS320C54x内部具有16K×16位的掩模ROM,其内部具有Bootloader程序,工作在微计算机方式下可以启动ROM中的引导程序,将用户程序从EPROM(FLASH)、串行口、I/O口或HPI口引导到内部RAM或外部的高速SRAM中全速运行。 TMS320C5409硬件复位后采样引脚如果为低,则DSP从FF80H开始执行片内的引导程序,FF80H包含一条跳转到Bootloader程序的语句,Bootloader程序将用户程序下载到RAM中运行。在硬件复位期间,如果TMS320C5409的为高电平,则从片外的0FF80H开始执行程序。选择过程如图6所示。

  因此,彻底解决的方式是把很小,甚至是不影响功能,但会影响可靠度的 defect 先行过滤到,采用最高标准的方式执行和把关。

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